Deel 03.02.00 Het tabblad – Chipset – South Bridge.
Inleiding:
De Southbridge is een van de twee chips in de kernlogica chipset op oudere personal computer (PC) moederborden, de andere is de Northbridge. Vanaf 2023 gebruiken de meeste personal computerapparaten niet langer een set van twee chips, maar hebben ze in plaats daarvan één enkele chip die als ‘chipset’ fungeert, bijvoorbeeld Intel’s Z790-chipset.
De Southbridge implementeerde doorgaans de langzamere mogelijkheden van het moederbord in een computerarchitectuur met een northbridge/soutbridge-chipset. In systemen met Intel-chipsets wordt de Southbridge I/O Controller Hub (ICH) genoemd, terwijl AMD zijn Southbridge Fusion Controller Hub (FCH) heeft genoemd sinds de introductie van zijn Fusion Accelerated Processing Unit (APU), terwijl de functies van de Northbridge op de CPU-chip, waardoor deze qua functie vergelijkbaar is met de Platform-hubcontroller.
De Southbridge onderscheidt zich meestal van de Northbridge doordat deze niet rechtstreeks op de CPU is aangesloten. In plaats daarvan verbindt de Northbridge de Southbridge met de CPU. Door het gebruik van geïntegreerde kanaalcircuits in de controller kan de northbridge signalen van de I/O-units rechtstreeks koppelen aan de CPU voor gegevenscontrole en -toegang.
Je kan altijd de informatie die jij nodig hebt over de Chipsets op jouw moederbord opzoeken op het Internet.
Afb.00.01 X79 Chipset Diagram.png
00.01 X79 Chipset Diagram:
Het Chipset Blokdiagram van mijn X79 Processor ondersteuning ( North Bridge ).
Met onderstaand de Info over de Q65 Chipset voor met name de South Bridge.
Afb.00.02 X79 – Q65 Chipset Kloon.png
0 0.02 X79 – Q65 Chipset Kloon:
Afb.00.03 Q65 Chipset overzicht.png
00.03 Q65 Chipset overzicht:
Best of Both Worlds, een goedkoop maar prima presterend Chinees mengelmoesje, mijn Jingsha X79 Moederbord kit.
Afb.03.02.00 Chipset-South Bridge.png
03.02.00 Chipset-South Bridge:
De tabblad pagina Chipset opent met de North Bridge.
Een stap omlaag met pijltjes toets naar onder▼geeft ons Deze afbeelding en een [Enter] erop
opent de Pagina :
Afb.03.02.01.00 Chipset-South Bridge-PCH Information.png
03.02.01.00 Chipset-South Bridge-PCH Information:
Wat is de PCH Informatie?
De South Bridge, ook bekend als een I/O Controller Hub (ICH) of een Platform Controller Hub (PCH) in Intel-systemen (AMD, VIA, SiS en anderen gebruiken meestal ‘southbridge’), is een chip die de “langzamere” mogelijkheden van het moederbord in een northbridge/soutbridge-chipset computerarchitectuur beheerd. De South Bridge onderscheidt zich meestal van de North Bridge doordat deze niet rechtstreeks op de CPU is aangesloten. In plaats daarvan verbindt de North Bridge de South Bridge met de CPU.
Omdat de South Bridge verder verwijderd is van de CPU, krijgt deze de verantwoordelijkheid voor de langzamere apparaten op een typische microcomputer. Een bepaalde South Bridge zal gewoonlijk niet met de North Bridge werken, omdat deze twee chips moeten ontworpen zijn om samen te werken; er bestaat geen industriebrede standaard voor interoperabiliteit ( De mogelijkheid van 2 systemen om samen te werken ) tussen verschillende kernlogica chip ontwerpen. Traditioneel was deze interface tussen North Bridge en South Bridge eenvoudigweg de PCI-bus, maar aangezien dit een prestatieknelpunt creëerde, gebruiken de meeste huidige chipsets een andere (vaak eigen) interface met hogere prestaties.
Wij gaan verder met het 2de Item op deze pagina Name: Unknown.
Afb.03.02.02.00 Chipset-South Bridge-PCH Information Name.png
03.02.02.00 Chipset-South Bridge-PCH Information Name:
De moederbord fabrikant kan hier de Naam van de South Bridge, Intel Q65 Series 6 C200 welke zich op het Moederbord bevind opgeven, aangezien dit Fabrikant niet ingesteld heeft ontbreekt deze logischerwijs en is de vermelding dan ook Unknown.
Zie: 03.01.00 Inleiding.
Wij gaan verder met het 3de Item op deze pagina Stepping: Unknown.
Afb.03.02.03.00 Chipset-South Bridge-PCH Information Stepping.png
03.02.03.00 Chipset-South Bridge-PCH Information Stepping:
De moederbord fabrikant kan hier de Stepping van de South Bridge, Intel Q65 Series 6 C200 welke zich op het Moederbord bevind opgeven, aangezien dit Fabrikant niet ingesteld heeft ontbreekt deze logischerwijs en is de vermelding dan ook Unknown.
Zie: 03.01.00 Inleiding.
Wat is het verschil tussen PCH en CPU PCIe-slot?
Niet alle PCIe lanes werken op dezelfde manier: CPU PCIe lanes maken rechtstreeks verbinding met de CPU, terwijl chipsetlanes (of “PCH-lanes”) via de chipset van het moederbord gaan, die via een DMI verbinding (Direct Media Interface) met de CPU wordt verbonden. De snelheid of stepping daarvan wordt hier niet vermeld.
Wij gaan verder met het 4de Item op deze pagina SB Chipset Configuration.
Afb.03.02.04.00 Chipset-South Bridge-SB Chipset Configuration.png
03.02.04.00 Chipset-South Bridge-SB Chipset Configuration:
Gele tekst dus hieronder bevind zich de daadwerkelijke de South Bridge Chipset Goniguration.
Wij gaan verder met het 5de Item op deze pagina PCH Compatibility RID.
Afb.03.02.05.00 Chipset-South Bridge-PCH Compatibility RID.png
03.02.05.00 Chipset-South Bridge-PCH Compatibility RID:
Compatible Revision ID (CRID):
Compatibele revisie-ID (CRID). De standaard opstartwaarde voor het RID-register is SRID. De toegewezen waarde is gebaseerd op de Stepping – 03.02.03 stappen van het product.
Standaard als default staat deze instelling op [Disabled].
Wat mij gezien de onbekende stepping 03.02.03 heel aanmerkelijk lijkt.
Een stap omlaag met pijltjes toets naar onder▼geeft ons.
Afb.03.02.06.00 Chipset-South Bridge-SMBus Controller.png
03.02.06.00 Chipset-South Bridge-SMBus Controller:
SMBus is de systeembeheerbus die wordt gebruikt in personal computers en servers voor systeembeheercommunicatie op lage snelheid. In de meeste Intel®-chipsets is een SMBus-controller geïntegreerd. Niet te verwarren met de ( North Bridge ) Systeem Bus of Front Side Bus Controller.
Standaard als default staat deze instelling op [Enabled].
Wil je er gebruik van kunnen maken lijkt mij dit ook een logische instelling.
Een stap omlaag met pijltjes toets naar onder▼geeft ons.
Afb.03.02.07.00 Chipset-South Bridge-SW SMI Timer.png
03.02.07.00 Chipset-South Bridge-SW SMI Timer:
SW SMI Timer: Is een specifieke interface ( die gebruikmaakt van SW SMI oproepen ) die kunnen worden gebruikt voor verschillende systeembeheertaken, zoals het lezen van sensoren, enz.
Het probleem met deze interface lijkt een slechte implementatie op sommige systemen te zijn, waar het problemen kan veroorzaken, hoewel er op de meeste systemen geen problemen zijn.
Het is tevens een typische server instelling dus waarschijnlijk voor jou niet van toepassing.
Standaard als default staat deze instelling op [Auto].
Een stap omlaag met pijltjes toets naar onder▼geeft ons.
Afb.03.02.08.00 Chipset-South Bridge-USB WakeOnDev insortion.png
03.02.08.00 Chipset-South Bridge-USB WakeOnDev insortion:
Mag het systeem ontwaken als er een USB apparaat wordt ingeplugd?
Standaard als default staat deze instelling op [Disabled].
Wil jij jouw server laten ontwaken bij het inpluggen van een USB apparaat dan dien jij er [Enabled] van te maken.
Een stap omlaag met pijltjes toets naar onder▼geeft ons.
Afb.03.02.09.00 Chipset-South Bridge-Restore AC Power loss.png
03.02.09.00 Chipset-South Bridge-Restore AC Power loss:
Wat wil je dat de Computer doet na een stroom onderbreking?
Met de Keuzes:
Power Off: Blijf uit of schakel jezelf uit bij stroom uitval of fluctuaties in het stroomnet ( spanning variaties en of pieken ).
Power On: Start de PC opnieuw op.
Last State: Wat was de staat van de computer toen de interupt gebeurde en ga naar die staat terug.
Waarbij mijn en ook de standaard BIOS default keuze valt op [Power Off].
Waarom? Omdat als je pc van zelf uitschakelt dit een reden heeft die je eerst dient te onderzoeken en pas nadat je weet wat er gebeurt is je hem weer opstart indien dit veilig is.
Een stap omlaag met pijltjes toets naar onder▼geeft ons.
Afb.03.02.10.00 Chipset-South Bridge-SLP_S4 Assertion Stretch Enable.png
03.02.10.00 Chipset-South Bridge-SLP_S4 Assertion Stretch Enable:
Indien SLP_S4 Assertion Stretch Enable is ingeschakeld, kan hiermee een minimale assertie breedte voor de SLP_S4 worden signaal geselecteerd. Dit is de standaardinstelling en biedt toegang tot de vier waardekeuzes die mogelijk zijn en kunnen worden ingevoerd voor de tijdsduur: 1–2, 2-3, 3-4 of 4-5 seconden. De 4 – 5 seconden Tijdsduur of bewering breedte is de standaardwaarde voor het SLP_S4-signaal. De waarden voor de bewering breedte zijn verborgen als de optie voor het SLP_S4 Assertion Stretch Enable is ingesteld op [Disabled] of Uitgeschakeld.
De verhaal gaat over ACPI Sleep Timer S4 of je wil dat deze timer wordt in of uitgeschakeld en bij ingeschakeld hoeveel seconden er moet worden gewacht voor dat de sleep mode S4 wordt ingeschakeld met de volgende item optie SLP_S4 Assertion Width.
Een stap omlaag met pijltjes toets naar onder▼geeft ons.
Afb.03.02.11.00 Chipset-South Bridge-SLP_S4 Assertion Width.png
03.02.11.00 Chipset-South Bridge-SLP_S4 Assertion Width:
Indien SLP_S4 Assertion Stretch Enable is ingeschakeld, kan hiermee een minimale assertie breedte voor de SLP_S4 worden signaal geselecteerd. Dit is de standaardinstelling en biedt toegang tot de vier waardekeuzes die mogelijk zijn en kunnen worden ingevoerd voor de tijdsduur: 1–2, 2-3, 3-4 of 4-5 seconden. De 4 – 5 seconden Tijdsduur of bewering breedte is de standaardwaarde voor het SLP_S4-signaal. De waarden voor de bewering breedte zijn verborgen als de optie voor het SLP_S4 Assertion Stretch Enable is ingesteld op [Disabled] of Uitgeschakeld.
De verhaal gaat over ACPI Sleep Timer S4 of je wil dat deze timer wordt in of uitgeschakeld en bij ingeschakeld hoeveel seconden er moet worden gewacht voor dat de sleep mode S4 wordt ingeschakeld met de volgende item optie SLP_S4 Assertion Stretch Enable. Op [Enabled] staat of aan.
Een stap omlaag met pijltjes toets naar onder▼geeft ons.
Afb.03.02.13.00 Chipset-South Bridge-Audio Configuration.png
03.02.13.00 Chipset-South Bridge-Audio Configuration:
Gele tekst dus de Informatie dat het over de Audio Configuration gaat.
Een stap omlaag met pijltjes toets naar onder▼geeft ons.
Afb.03.02.14.00 Chipset-South Bridge-Azalia HD Audio.png
03.02.14.00 Chipset-South Bridge-Azalia HD Audio:
De daadwerkelijke Audio Chip en of je deze wil gebruiken of niet.
Standaard als default staat deze instelling op [Enabled].
Wil jij geen gebruik maken van de standaard geïntegreerde Audio chip of apparaat dan dien jij er [Disabled] van te maken.
Ofschoon ik hem niet gebruik staat hij toch op Enabled zodat indien nodig ik hem kan gebruiken.
Een stap omlaag met pijltjes toets naar onder▼geeft ons.
Afb.03.02.15.00 Chipset-South Bridge-High Precision Event Timer Configuration.png
03.02.15.00 Chipset-South Bridge-High Precision Event Timer Configuration:
Gele tekst dus de Informatie dat het over de High Precision Event Timer Configuration gaat.
De High Precise Event Timer (HPET) wordt standaard ingeschakeld in Unified Extensible Firmware Interface (UEFI). In sommige specifieke omgevingen moeten gebruikers de HPET uitschakelen in hun configuratie.
Wat doet een HPET Hoge Precisie Timer?
De High Precision Event Timer (HPET) is een hardwaretimer die beschikbaar is in moderne x86-compatibele personal computers. Vergeleken met oudere typen timers die beschikbaar zijn in de x86-architectuur, maakt HPET een efficiëntere verwerking mogelijk van zeer timing gevoelige toepassingen, zoals het afspelen van multimedia en het schakelen tussen besturingssystemen. Het werd gezamenlijk ontwikkeld door Intel en Microsoft en is sinds 2005 in pc-chipsets opgenomen. De term HPET, voorheen door Intel aangeduid als Multimedia Timer,[1] werd gekozen om verwarring te voorkomen met de software multimedia timers die in de MultiMedia Extensions zijn geïntroduceerd om Windows 3.0.
Oudere besturingssystemen die geen hardware HPET apparaat ondersteunen, kunnen alleen oudere timing faciliteiten gebruiken, zoals de programmeerbare interval timer (PIT) of de real time klok (RTC). Windows XP kan, indien uitgerust met de nieuwste hardware abstractielaag (HAL), ook de Time Stamp Counter (TSC) van de processor of de ACPI Power Management Timer (ACPI PMTIMER) gebruiken, samen met de RTC om besturingssysteemfuncties te bieden die, in latere Windows versies worden geleverd door de HPET hardware. Het is verwarrend dat dergelijke Windows XP systemen “HPET” connectiviteit vermelden in de device driver manager, ook al wordt het Intel HPET apparaat niet gebruikt.
Een HPET-chip bestaat uit een 64-bit upcounter (hoofdteller) die telt op een frequentie van minimaal 10 MHz, en een set van (minimaal drie, maximaal 256) comparatoren. Deze comparators zijn 32- of 64-bit breed. De HPET wordt geprogrammeerd via een in het geheugen toegewezen I/O-venster dat detecteerbaar is via ACPI. Het HPET-circuit in moderne pc’s is geïntegreerd in de Southbridge-chip.[a]
De HPET kan periodieke interrupts produceren met een veel hogere resolutie dan de RTC en wordt vaak gebruikt om multimediastreams te synchroniseren, waardoor een soepele weergave mogelijk wordt en de noodzaak om andere tijdstempelberekeningen te gebruiken, zoals de RDTSC-instructie van een x86-gebaseerde CPU, wordt verminderd. Dit zorgt voor verbeterde efficiëntie, omdat de CPU geen cycli hoeft te verspillen om de lage resolutie van timers te compenseren, en maakt een agressiever gebruik van slaaptoestanden mogelijk, waardoor het stroomverbruik wordt verminderd. Naast de vraag op applicatieniveau naar zeer nauwkeurige klokken, zijn er voordelen op besturingssysteemniveau in de planner en door de beschikbaarheid van een stabiele klokbasis voor systemen met meerdere processors.
Elke vergelijker kan een interrupt genereren wanneer de minst significante bits gelijk zijn aan de overeenkomstige bits van de 64-bits hoofdtellerwaarde. De comparators kunnen in de one-shot-modus of de periodieke modus worden geplaatst, waarbij ten minste één comparator de periodieke modus ondersteunt en ze allemaal de one-shot-modus ondersteunen. In de one-shot-modus vuurt de comparator één keer een interrupt af wanneer de hoofdteller de waarde bereikt die is opgeslagen in het register van de comparator, terwijl in de periodieke modus de interrupts met gespecificeerde intervallen worden gegenereerd.
Vergelijkers kunnen worden aangestuurd door het besturingssysteem, b.v. om één timer per CPU te bieden voor planning of door applicaties.
Een stap omlaag met pijltjes toets naar onder▼geeft ons.
Afb.03.02.16.00 Chipset-South Bridge-High Precision Timer.png
03.02.16.00 Chipset-South Bridge-High Precision Timer:
De High Precise Event Timer (HPET) wordt standaard ingeschakeld in Unified Extensible Firmware Interface (UEFI). In sommige specifieke omgevingen moeten gebruikers de HPEen stap omlaag met pijltjes toets naar onder▼geeft ons.ET uitschakelen in hun configuratie.
Tja het is me wat, ben ik de Legacy BIOS aan het proberen uit te leggen terwijl ik UEFI heb.
Had jij Deel 00.00.00 Inhoud, 00.01.00 Inleiding van het Legacy BIOS menu–v1 gelezen dan wist je dat ik een UEFI BIOS heb en eigenlijk ook een Legacy BIOS zoals de afbeeldingen tonen, anyhow.
Standaard wordt High Precision Timer bij mij op [Enabeld] gezet, heb jij hem uit staan is dat ook ok en ben je een gamer dan zou ik hem sws uitzetten aangezien je er 4 a 5 FPM mee kan winnen.
Een stap omlaag met pijltjes toets naar onder▼geeft ons.
Afb.03.02.17.00 Chipset-South Bridge-USB Configuration.png
03.02.17.00 Chipset-South Bridge-USB Configuration:
Met een [Enter] opent het sub menu USB Configuration.
Afb.03.02.17.01.00 Chipset-South Bridge-USB Configuration.png
03.02.17.01.00 Chipset-South Bridge-USB Configuration:
Gele tekst dus onderstaand volgt de USB Cofiguratie.
Een stap omlaag met pijltjes toets naar onder▼geeft ons.
Afb.03.02.17.02.00 Chipset-South Bridge-All USB Devices.png
03.02.17.02.00 Chipset-South Bridge-All USB Devices:
All USB Devices: Met de keuze [Enabled] of [Disabled].
Standaard als default staat deze instelling op [Enabled] zodat jij gebruik kan maken van alle aangesloten USB apparaten.
Een stap omlaag met pijltjes toets naar onder▼geeft ons.
Afb.03.02.17.03.00 Chipset-South Bridge-EHCI Controller 1.png
03.02.17.03.00 Chipset-South Bridge-EHCI Controller 1:
03.02.17.04.00 Chipset-South Bridge-EHCI Controller 2:
De EHCI controller nummer 1 en nummer 2: Op [Enabled] or [Disabled]aan / uit.
EHCI is de USB 2.0 Controller. Standaard als default staat deze instelling op [Enabled] zodat jij gebruik kan maken van beide USB 2.0 Controllers.
Twee stappen omlaag met pijltjes toets naar onder▼geeft ons.
Afb.03.02.17.05.00 Chipset-South Bridge-USB Port 0.png
03.02.17.05.00 Chipset-South Bridge-USB Port 0:
De 14 poorten van onze EHCI Controllers genummerd van 0 t/m 13 welke allemaal standaard op [Enabled] staan zodat jij er gebruik van kan maken.
Waarbij we aan het eind zijn van deel 03.02.00 Chipset-South Bridge-v1.
Voor U geschreven door Gerard Nouwen.
Bron vermelding: ACER, AMI BIOS, AOMEI tech.com, WD, WikepediA